當使用大型FPGA上確保FPGA的引腳連接到正確的信號PCB的是一個繁重的任務。 FPGA側的引腳分配形式在FPGA上實現的邏輯頂層的HDL信號。 PCB上側引腳連接到正確的網，將連接在PCB上其他元件。由於FPGA和PCB的實施往往是並行完成，所使用的信號名稱並不總是相同。為了使事情更糟糕的，它往往是要執行針掉期，以防止PCB佈線問題。這些引腳互換FPGA和PCB。由於這是幾乎總是體力勞動，和當前的設備已超過1500針，一個錯誤是很容易的。
Verifing一個FPGA在6分鐘內
驗證的FPGA
智能驗證在6分鐘內
IO檢查使用規則（基於正則表達式）在FPGA和PCB設計環境相匹配的信號名稱。它允許工具來驗證匹配的群體雖然單個信號仍然可以有所不同。這些規則可以自動生成由設計師微調。自動化的方法往往會匹配所有器件引腳的80％至90％。
檢查的IO的靈活性，允許它在任何設計流程中使用，不需要任何的設計方法。在與排序的問題的看法相結合的規則發生器，使工程師能夠驗證在半小時內1000 +引腳設備。
一旦該項目及其規則的定義，它是一個簡單的任務，以保持FPGA和PCB數據的一致性。所有過時的文件是在一個動作處理，並報告所有的改變都。
在6分鐘內創建的約束
創建約束
在6分鐘內
IO檢查概述
特點和優點
比較FPGA和PCB的引腳名使用正則表達式
創建和更新FPGA約束文件
自動規則生成363
電源引腳的電壓檢查
用戶指示接受驗證差異
單擊驗證和一致性
報告增量的變化，在引腳和淨列表
集中在十幾差異，而不是千行
適用於任何設計流程
HTML報告
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